發(fā)布時(shí)間：2020-12-10 23:47

　　隨著計(jì)算機(jī)軟硬件技術(shù)的不斷進(jìn)步,高性能計(jì)算領(lǐng)域迅猛發(fā)展;高性能計(jì)算領(lǐng)域的迅猛發(fā)展同時(shí)又對(duì)高性能微處理器不斷提出新的需求。實(shí)現(xiàn)未來(lái)的超高性能計(jì)算機(jī),硬件技術(shù)、體系結(jié)構(gòu)、編程模型、算法、應(yīng)用、工具等多個(gè)環(huán)節(jié)都面臨著來(lái)自性能、功耗、可靠性等多個(gè)因素的挑戰(zhàn)。處理器核的體系結(jié)構(gòu)直接決定了處理器的性能、功耗、可靠性等特性,并且對(duì)系統(tǒng)編程模型、算法及應(yīng)用都有顯著的影響。本文針對(duì)未來(lái)高性能計(jì)算所面臨的性能、功耗、可靠性等挑戰(zhàn),研究并提出一種高效能處理器核體系結(jié)構(gòu)CAMPER（Core Architecture with Multi-thread,Power-Efficiency and Reliability）。CAMPER核基于一種精簡(jiǎn)的EPIC（Explicit Parallel Instruction Computing）處理器體系結(jié)構(gòu)設(shè)計(jì),并擴(kuò)展多線程和向量技術(shù),利用先進(jìn)的低功耗設(shè)計(jì)和高可靠性技術(shù),在原型樣片TENT中實(shí)現(xiàn)。本文的主要貢獻(xiàn)和創(chuàng)新點(diǎn)有:1.設(shè)計(jì)了一種精簡(jiǎn)的EPIC體系結(jié)構(gòu),作為CAMPER的基準(zhǔn)結(jié)構(gòu)。提出了一種順序發(fā)射、順序執(zhí)行、順序提交、亂序完成的鎖步執(zhí)行模型（In-order... 

【文章來(lái)源】：國(guó)防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：129 頁(yè)

【學(xué)位級(jí)別】：博士

【部分圖文】：

超標(biāo)量發(fā)射寬度與IPC和硬件復(fù)雜度的關(guān)系

1. 2 論文組織結(jié)構(gòu)研究背景和研究思構(gòu)。效能流水線技術(shù)、設(shè)計(jì)技術(shù)的相關(guān)研精簡(jiǎn)核設(shè)計(jì)。介紹結(jié)構(gòu)的設(shè)計(jì)，以及量擴(kuò)展技術(shù)。介紹所做的向量指令集其進(jìn)行了性能分析術(shù)。介紹了體系結(jié)對(duì)低功耗設(shè)計(jì)效果術(shù)。介紹了 CAM錯(cuò)執(zhí)行模型。了以 CAMPER 核構(gòu)

已經(jīng)從指令級(jí)并行性開發(fā)轉(zhuǎn)到任務(wù)的限制導(dǎo)致無(wú)法使用更加激進(jìn)的指數(shù)據(jù)中心等應(yīng)用領(lǐng)域，系統(tǒng)運(yùn)營(yíng)的主外，功耗的增加會(huì)使處理器的可靠理器的發(fā)展已不再單純的追求性能[20]。用處理器中，高效能流水線設(shè)計(jì)的25]和 Intel 公司的 ITANIUM2 處理器。器流水線結(jié)構(gòu) 公司 2007 年發(fā)布的一款高效能理器核，每個(gè)核支持 2 個(gè)硬件線程，B 私有一級(jí)數(shù)據(jù) Cache 和 4MB 私有示。

【參考文獻(xiàn)】：
期刊論文
[1]CSP多核處理器芯片的低功耗設(shè)計(jì)[J]. 高軍,王永文,郭維,黃安文.  上海交通大學(xué)學(xué)報(bào). 2013(01)
[2]基于線程級(jí)的同時(shí)多線程處理器功耗評(píng)估[J]. 張朝中,何立強(qiáng),徐曉東.  計(jì)算機(jī)工程. 2010(14)
[3]緩解同時(shí)多線程結(jié)構(gòu)中線程對(duì)關(guān)鍵資源的競(jìng)爭(zhēng)[J]. 印杰,江建慧.  計(jì)算機(jī)科學(xué). 2010(03)
[4]一種支持同時(shí)多線程的VLIW DSP架構(gòu)[J]. 沈鉦,孫義和.  電子學(xué)報(bào). 2010(02)
[5]龍芯2號(hào)處理器的同時(shí)多線程設(shè)計(jì)[J]. 李祖松,許先超,胡偉武,唐志敏.  計(jì)算機(jī)學(xué)報(bào). 2009(11)
[6]面向?qū)崟r(shí)流處理的多核多線程處理器訪存隊(duì)列[J]. 田杭沛,高德遠(yuǎn),樊曉椏,朱怡安.  計(jì)算機(jī)研究與發(fā)展. 2009(10)
[7]SpMT WaveCache:開發(fā)數(shù)據(jù)流計(jì)算機(jī)中的推測(cè)多線程[J]. 裴頌文,吳百鋒.  計(jì)算機(jī)學(xué)報(bào). 2009(07)
[8]多核多線程處理器二級(jí)Cache預(yù)取結(jié)構(gòu)的設(shè)計(jì)[J]. 楊可,樊曉椏,王黨輝.  計(jì)算機(jī)工程與應(yīng)用. 2009(10)
[9]同時(shí)多線程處理器上的Cache性能分析與優(yōu)化[J]. 隋秀峰,吳俊敏,陳國(guó)良.  小型微型計(jì)算機(jī)系統(tǒng). 2009(01)
[10]面向多線程多道程序的加權(quán)共享Cache劃分[J]. 所光,楊學(xué)軍.  計(jì)算機(jī)學(xué)報(bào). 2008(11)

博士論文
[1]納米集成電路軟錯(cuò)誤分析與緩解技術(shù)研究[D]. 孫巖.國(guó)防科學(xué)技術(shù)大學(xué) 2010
[2]多核微處理器容軟錯(cuò)誤設(shè)計(jì)關(guān)鍵技術(shù)研究[D]. 龔銳.國(guó)防科學(xué)技術(shù)大學(xué) 2008
[3]超深亞微米微處理器漏流功耗的體系結(jié)構(gòu)級(jí)優(yōu)化技術(shù)研究[D]. 張承義.國(guó)防科學(xué)技術(shù)大學(xué) 2006
[4]面向動(dòng)態(tài)二進(jìn)制翻譯的動(dòng)態(tài)優(yōu)化和微處理器體系結(jié)構(gòu)支撐技術(shù)研究[D]. 唐遇星.國(guó)防科學(xué)技術(shù)大學(xué) 2005

碩士論文
[1]EPIC體系結(jié)構(gòu)研究與流水線設(shè)計(jì)及實(shí)現(xiàn)[D]. 高軍.中國(guó)人民解放軍國(guó)防科學(xué)技術(shù)大學(xué) 2002



本文編號(hào)：2909504