發(fā)布時(shí)間：2020-12-11 08:46

　　雙端口SRAM存儲(chǔ)器在流水線與多指令發(fā)射等技術(shù)中的應(yīng)用越來越廣泛,是提高吞吐率的有效手段之一。由于航空航天環(huán)境的獨(dú)特性,高可靠的抗輻射存儲(chǔ)器設(shè)計(jì)需求增加,版圖自動(dòng)生成方式可有效提高存儲(chǔ)器的開發(fā)效率。本文以雙端口SRAM為研究對(duì)象,針對(duì)DICE結(jié)構(gòu)存儲(chǔ)器及版圖自動(dòng)生成方法展開研究。本文通過深入分析雙端口SRAM的工作原理,采用SMIC 0.18μm工藝對(duì)存儲(chǔ)器的電路和版圖進(jìn)行抗輻射加固。根據(jù)雙端口SRAM的結(jié)構(gòu)與特性,確定其功能和時(shí)序規(guī)范,并規(guī)劃適應(yīng)可變規(guī)格的SRAM存儲(chǔ)器架構(gòu)方案。針對(duì)SEU效應(yīng),設(shè)計(jì)16T DICE單元進(jìn)行電路級(jí)加固,通過輻射模擬驗(yàn)證加固效果。采用分級(jí)譯碼、鎖存器型電壓靈敏放大器等實(shí)現(xiàn)外圍電路,并對(duì)常見的32?32 bit完整雙端口SRAM存儲(chǔ)器進(jìn)行電路仿真,分析其功能與性能。針對(duì)SEL和TID效應(yīng),采用增加隔離環(huán)、拉大NMOS與PMOS管的物理距離的版圖級(jí)加固方法,對(duì)雙端口SRAM存儲(chǔ)器的各部分電路進(jìn)行物理版圖設(shè)計(jì)與實(shí)現(xiàn)。本文對(duì)可變規(guī)格雙端口SRAM存儲(chǔ)器的GDS版圖文件的自動(dòng)生成展開研究。通過分析不同參數(shù)的雙端口SRAM版圖特征,總結(jié)其電路連接和物理連接之間的關(guān)系... 

【文章來源】：哈爾濱工業(yè)大學(xué)黑龍江省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：69 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

RC反饋方案原理圖[15]

哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文-4-圖1-2SRAM內(nèi)部架構(gòu)[16]南洋理工大學(xué)提出了一種具有自刷新、單錯(cuò)誤校正和雙錯(cuò)誤檢測(cè)的抗輻射SRAM，它可以保持SEU效應(yīng)的數(shù)量足夠小，以便在正常的SRAM操作期間被檢測(cè)或糾正。自刷新電路類似于DRAM中的刷新操作，只是加入了錯(cuò)誤校正。并且為了進(jìn)一步增強(qiáng)電路級(jí)的抗輻射性能，設(shè)計(jì)了一個(gè)具有去耦讀出端口和擴(kuò)展擴(kuò)散區(qū)域的8TSRAM單元。在采用65nmCMOS技術(shù)設(shè)計(jì)的4KByteSRAM芯片中進(jìn)行測(cè)試，當(dāng)SRAM受到加速質(zhì)子輻射時(shí)，自更新和誤差修正相結(jié)合的方法可以顯著提高SRAM的輻射容忍度。在39.38MeV的輻射能量和3.6MHz的工作頻率下，該方案分別將質(zhì)子輻射持續(xù)時(shí)間分別為10s和50s的SRAM中的誤差數(shù)減少了25倍和8倍[17]。文獻(xiàn)[18]中提出了一種采用標(biāo)準(zhǔn)的0.18μmCMOS工藝實(shí)現(xiàn)的13TSRAM存儲(chǔ)單元，通過雙驅(qū)動(dòng)內(nèi)部自校正機(jī)制可以容忍高達(dá)500fC的電荷量，用于超低功率操作的抗輻射低壓存儲(chǔ)器單元，原理如圖1-3所示。

哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文-5-圖1-313T抗輻射基本存儲(chǔ)單元電路圖[18]雖然國(guó)內(nèi)對(duì)抗輻射技術(shù)的研究歷程不長(zhǎng)，但是我國(guó)高度重視并支持航天航空事業(yè)，越來越多的人投入到抗輻射研究中，航天電子的可靠性得到極大提高。中國(guó)科學(xué)院在SRAM存儲(chǔ)器的抗輻射加固方面頗有心得。陳晨等人提出的雙端口SRAM定時(shí)刷新機(jī)制，借助雙端口結(jié)構(gòu)，添加控制模塊按照周期進(jìn)行糾檢錯(cuò)，可很大程度降低SEU效應(yīng)引起的錯(cuò)誤[19]。SOI技術(shù)的介電隔離使得電路的設(shè)計(jì)能夠減少SEU效應(yīng)，并且具有天然的抗閂鎖能力，SOI工藝截面圖如圖1-4所示。中國(guó)科學(xué)院微電子研究所基于此工藝設(shè)計(jì)了512KbitSRAM，采用648bit行結(jié)構(gòu)，SRAM讀取操作是完全異步的，通過優(yōu)化設(shè)計(jì)和布局，該芯片具有較高的抗SEU水平[20]。圖1-4SOI工藝截面圖[20]西安電子科技大學(xué)著重抗輻射加固的版圖級(jí)設(shè)計(jì)，采用增加阱和襯底接觸的保護(hù)環(huán)、增加NMOS和PMOS晶體管的物理間距等多種加固方式，并設(shè)計(jì)能夠?qū)崿F(xiàn)糾二檢一能力的漢明碼編碼的糾檢錯(cuò)碼電路（EDAC），可抗SEE


本文編號(hào)：2910231