發(fā)布時(shí)間：2021-01-07 04:54

　　相較傳統(tǒng)的圖像處理方法,深度神經(jīng)網(wǎng)絡(luò)的效率和準(zhǔn)確率都得到了顯著的提升,在很多應(yīng)用中都可以發(fā)揮明顯的作用。然而,卷積神經(jīng)網(wǎng)絡(luò)計(jì)算非常密集,CPU等通用處理器難以對(duì)卷積計(jì)算進(jìn)行并行加速,效率十分低下,在應(yīng)用中會(huì)產(chǎn)生延遲。而高端的GPU在計(jì)算卷積神經(jīng)網(wǎng)絡(luò)時(shí)雖然效率尚可,但它的高功耗限制了它在移動(dòng)端平臺(tái)的應(yīng)用。比如自動(dòng)駕駛和機(jī)器人這樣的移動(dòng)端平臺(tái),對(duì)低延遲和低功耗都有很高的要求,CPU和GPU在實(shí)現(xiàn)這些應(yīng)用時(shí)都不是最佳選擇。而FPGA內(nèi)部集成了大量DSP資源,由于無需指令,它可以充分發(fā)揮浮點(diǎn)計(jì)算能力,使得在加速數(shù)據(jù)密集型計(jì)算時(shí)擁有巨大優(yōu)勢,且與高端的GPU相比時(shí),FPGA的功耗相對(duì)低很多。但是,VGG等大型卷積神經(jīng)網(wǎng)絡(luò)由于巨大的參數(shù)量和計(jì)算量,很難在資源受限的FPGA上實(shí)現(xiàn)。而輕量型網(wǎng)絡(luò)MobileNetV2采用深度可分離卷積代替普通卷積,顯著降低計(jì)算量和參數(shù)量,大大降低了對(duì)資源的需求,讓我們看到了復(fù)雜的卷積神經(jīng)網(wǎng)絡(luò)在移動(dòng)端平臺(tái)上實(shí)現(xiàn)的可能性。所以,研究MobileNetV2這種輕量化卷積神經(jīng)網(wǎng)絡(luò)模型的計(jì)算加速對(duì)于復(fù)雜的卷積神經(jīng)網(wǎng)絡(luò)在移動(dòng)端的實(shí)現(xiàn)具有十分重大的意義。在上述背景下,論文設(shè)計(jì)并實(shí)現(xiàn)... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：78 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

第一個(gè)通道開始時(shí)的仿真圖

輸出的地址信號(hào) w_addr 為 4095，即將載入第二組權(quán)重開始下一輪的卷積，所有信號(hào)都回歸初始值。圖3.26 第一個(gè)通道結(jié)束時(shí)的仿真圖第二個(gè)通道開始正式得到輸出值的位置如圖 3.27 粗線處，此時(shí)進(jìn)行的通道數(shù)信號(hào) cnt_channel 已經(jīng)從 1 變成 2，其他信號(hào)和第一個(gè)通道開始時(shí)的完全相同，權(quán)重載入結(jié)束的標(biāo)志 weight_finish 和輸入數(shù)據(jù)有效的信號(hào) valid_in 為高，卷積完成的標(biāo)志位信號(hào) conv_finish 為低，卷積輸出數(shù)據(jù)有效的標(biāo)志位信號(hào) write_data_valid 在此時(shí)變高，地址信號(hào) w_addr 從-1 開始不斷累加。圖3.27 第二個(gè)通道開始時(shí)的仿真圖

號(hào) conv_finish 為低，卷積輸出數(shù)據(jù)有效的標(biāo)志位信號(hào) write_data_valid 在此時(shí)變高，地址信號(hào) w_addr 從-1 開始不斷累加。圖3.27 第二個(gè)通道開始時(shí)的仿真圖


本文編號(hào)：2961952