發(fā)布時(shí)間：2024-04-15 05:29

　　針對高速電路中的高工作頻率,低功耗且避免產(chǎn)生毛刺的需求,設(shè)計(jì)了的具有SLA結(jié)構(gòu)的12位高速并行計(jì)數(shù)器。SLA結(jié)構(gòu)使得工作頻率相比于傳統(tǒng)計(jì)數(shù)器更高,且避免產(chǎn)生毛刺。觸發(fā)器是使用13個(gè)晶體管來實(shí)現(xiàn)的TSPC型D觸發(fā)器,它所含晶體管數(shù)目少且速度快。該設(shè)計(jì)使用80 nm CMOS工藝,Cadence Virtuoso和HSPICE實(shí)現(xiàn)。結(jié)果表明:設(shè)計(jì)的計(jì)數(shù)器最差情況下工作頻率為1.03 GHz,平均功耗為169.13μW。

【文章頁數(shù)】：5 頁

【部分圖文】：

圖1傳統(tǒng)主從D觸發(fā)器

在時(shí)序邏輯電路中,基本存儲(chǔ)元件是觸發(fā)器,它可以在脈沖的上升沿或下降沿存儲(chǔ)數(shù)據(jù)。傳統(tǒng)的主從D觸發(fā)器設(shè)計(jì)使用8個(gè)NAND門和一個(gè)反相器[6],如圖1所示。傳統(tǒng)D觸發(fā)器所含晶體管數(shù)目很多,使得其面積太大,所以需要設(shè)計(jì)一個(gè)含有少數(shù)目晶體管的D觸發(fā)器,因此設(shè)計(jì)選擇了正邊沿觸發(fā)TSPC(tr....

圖2TSPC型D觸發(fā)器

傳統(tǒng)D觸發(fā)器所含晶體管數(shù)目很多,使得其面積太大,所以需要設(shè)計(jì)一個(gè)含有少數(shù)目晶體管的D觸發(fā)器,因此設(shè)計(jì)選擇了正邊沿觸發(fā)TSPC(truesingle-phaseclock)觸發(fā)器。除此之外,TSPC觸發(fā)器還具有功耗低和工作速度快的優(yōu)點(diǎn),但是缺點(diǎn)是有電荷共享現(xiàn)象且容易產(chǎn)生毛刺。本....

圖3具有SLA結(jié)構(gòu)的12位并行計(jì)數(shù)器的功能框圖

本文提出的12位計(jì)數(shù)器的并行計(jì)數(shù)器架構(gòu)如圖3所示。主要結(jié)構(gòu)包括SLA路徑(虛線框內(nèi)所有邏輯)和計(jì)數(shù)路徑(在虛線框外的所有邏輯)[8],將計(jì)數(shù)器設(shè)計(jì)為單模式計(jì)數(shù)器,它通過固定的順序排列一組預(yù)先指定的計(jì)數(shù)狀態(tài),其中計(jì)數(shù)狀態(tài)依次表示計(jì)數(shù)器值。計(jì)數(shù)器被劃分為統(tǒng)一的3位同步計(jì)數(shù)模塊。使用來....

圖6時(shí)序圖分析

圖6為圖3中12位計(jì)數(shù)器的時(shí)序圖,圖6中的每個(gè)信號均在圖3中表示出來,由于Q11Q10Q9跳變周期太長,因此只顯示了前九位計(jì)數(shù)輸出,開始計(jì)數(shù)狀態(tài)為111110011(Q8～Q0),然后以111111111(Q8～Q0)計(jì)數(shù)狀態(tài)結(jié)束的9個(gè)后續(xù)計(jì)數(shù)。假設(shè)所有模塊的訪問時(shí)間相等都為TM....

本文編號：3955805