發(fā)布時間：2024-07-05 17:23

　　本文主要由個人研究生期間的兩個工程實踐項目結(jié)合構(gòu)成,研究的核心是差錯控制編碼對半導體存儲器的糾錯檢錯與系統(tǒng)級抗輻照抗輻照加固設計。第一部分,基于國產(chǎn)自研的HWDV5型號FPGA其內(nèi)嵌的BRAM模塊做常規(guī)的糾錯檢錯及系統(tǒng)級抗輻照加固設計,對36K BRAM設計了廣泛用于CPU、內(nèi)存等最為常用的(72,64)漢明奇偶校驗碼方案用于BRAM常規(guī)使用過程中的糾錯檢錯,仿真結(jié)果證明(72,64)漢明擴展碼至少具備糾正1位錯誤檢測2位錯誤的能力。為適應40nm工藝以下FPGA單粒子多位翻轉(zhuǎn)的需求,因漢明碼糾錯能力有限且可優(yōu)化空間不大,在深刻分析了FPGA中BRAM多位翻轉(zhuǎn)機理的前提下,采用可自主定義糾錯位數(shù)而提升抗多位翻轉(zhuǎn)能力的RS碼。傳統(tǒng)RS碼基于多項式除法編碼器算法與求解關鍵方鍵程為核心的解碼器算法用于BRAM抗多位翻轉(zhuǎn)實現(xiàn)較為復雜,并且?guī)�來面積、功耗的開銷,流水線、并行化、狀態(tài)機等層面優(yōu)化仍然無法滿足BRAM的單周期讀取的實際使用場景。沿著漢明碼校驗矩陣設計的思路,改用有限域矩陣乘法的方法設計適用于BRAM物理位寬范圍的RS(8,4,4),該方法校驗矩陣關系僅用簡單異或門即可實現(xiàn)編譯碼器。通...

【文章頁數(shù)】：78 頁

【學位級別】：碩士

【部分圖文】：

圖2-1NANDFlash數(shù)據(jù)LUN與塊級結(jié)構(gòu)示意圖

][54][56][57][59][61][63]DIDIDIDIDIDIDI在以上標準漢明碼的基礎上添加一位奇偶位，校驗位parity[7]是全體DI與parity所有位組成的校驗關系：[0][0][1][62][63]parity[1]parity[2]parity[3]pa....

圖2-2NANDFlash存儲陣列及浮柵晶體管存儲狀態(tài)示意圖

向量中發(fā)生的錯誤位置，如果SBITERR為１代表出現(xiàn)單錯，根據(jù)其校正子的值找到對應的出錯位置，并對錯誤取反；除去表格中所列其余情況的校正子，如果DBITERR為＂1＂，則代表碼字出現(xiàn)雙錯，保存錯誤數(shù)據(jù)輸出，但通過DBITERR/SBITERR信號標記出錯情況，由上層系統(tǒng)采取措施。....

圖2-4FPGA基本架構(gòu)與BRAM模塊頂層結(jié)構(gòu)圖

第三章BRAM的檢錯糾錯設計和抗輻照加固27圖3-5寄存器模式下仿真結(jié)果該模式正常使用編碼器和譯碼器，如圖3-4與3-5所示，從T1時刻開始，讀取BRAM地址上的72位并經(jīng)過譯碼器解碼。若DO_REG設置為0，采用鎖存器輸出模式，則在T1時刻輸出地址16’h780上的有DO[63....

圖2-5BRAM內(nèi)SRAM存儲器基本架構(gòu)

電子科技大學碩士學位論文28號SBITERR和DBITERR不會拉高。3.ECC只解碼模式該模式下選通解碼器，編碼器被禁用，在驗證算法功能的該模式時候用來作為故障注入的途徑，可最多實現(xiàn)2位錯誤的注入。該模式下必須使用從輸入引腳DIP[7:0]提供的校驗位，仿真結(jié)果與標準ECC讀操....

本文編號：4001275