發(fā)布時間：2018-09-15 19:20

【摘要】：研究了基于時鐘的數(shù)字電路可重構(gòu)內(nèi)建自測試(BIST)設(shè)計。BIST不通過ATE設(shè)備加載測試矢量和檢測測試響應(yīng),通過內(nèi)置激勵電路和響應(yīng)分析電路來實現(xiàn)。在很大程度上降低了對ATE帶寬的要求。當(dāng)前電路集成度高,整體測試時可觀察性和可控制性不理想,測試效果不佳,因此將大規(guī)模數(shù)字電路進行劃分測試,通過基于時鐘的可重構(gòu)BIST設(shè)計,減少電路的測試矢量數(shù),進而減小測試功耗。通過對可重構(gòu)BIST各模塊進行仿真和故障模擬驗證,驗證了設(shè)計的可行性。
[Abstract]:The clock-based reconfigurable built-in self-test (BIST) design. BIST is implemented by built-in excitation circuit and response analysis circuit without loading test vector and detecting test response through ATE device. To a large extent, the ATE bandwidth requirements are reduced. At present, the integration of the circuit is high, the observability and controllability of the whole test is not ideal, and the test effect is not good. Therefore, the large scale digital circuit is divided and tested, and the number of test vectors is reduced by using the reconfigurable BIST design based on the clock. Then the test power consumption is reduced. The feasibility of the design is verified by simulation and fault simulation of reconfigurable BIST modules.
【作者單位】： 武漢大學(xué)遙感信息工程學(xué)院;黃岡職業(yè)技術(shù)學(xué)院機電學(xué)院;
【分類號】：TN407

【參考文獻】

相關(guān)期刊論文 前1條

1 汪瀅;王宏;李辛毅;;基于遺傳算法的SOC測試功耗與時間協(xié)同優(yōu)化[J];儀器儀表學(xué)報;2006年S3期

【共引文獻】

相關(guān)期刊論文 前3條

1 談恩民;朱峰;尚玉玲;;基于SPEA-Ⅱ算法的SoC測試多目標優(yōu)化研究[J];國外電子測量技術(shù);2015年08期

2 談恩民;王鵬;;基于NSGA-Ⅱ算法的SoC測試多目標優(yōu)化研究[J];電子測量與儀器學(xué)報;2011年03期

3 許川佩;胡紅波;;基于量子粒子群算法的SOC測試調(diào)度優(yōu)化研究[J];儀器儀表學(xué)報;2011年01期

【相似文獻】

相關(guān)期刊論文 前10條

1 李曉維,張英相;High Level Synthesis for Loop-Based BIST[J];Journal of Computer Science and Technology;2000年04期

2 ;安捷倫科技推出BIST Assist 6.4[J];半導(dǎo)體技術(shù);2004年10期

3 Steve Sunter;;實用模擬BIST的基本原則[J];電子設(shè)計技術(shù);2011年02期

4 張金林,陳朝陽,沈緒榜,張晨;一種有效的雙矢量測試BIST實現(xiàn)方案[J];微電子學(xué)與計算機;2004年04期

5 孫永建;雷加;;混合BIST對象建模及結(jié)構(gòu)分析[J];國外電子測量技術(shù);2010年05期

6 王偉;高晶晶;方芳;陳田;蘭方勇;李楊;;一種針對3D芯片的BIST設(shè)計方法[J];電子測量與儀器學(xué)報;2012年03期

7 章和;BIST存貯器的發(fā)展與商業(yè)價值[J];世界電子元器件;1997年03期

8 張松;魏敬和;董玲;于宗光;須文波;薛忠杰;;定點DSP芯片的一種BIST結(jié)構(gòu)設(shè)計與實現(xiàn)[J];江南大學(xué)學(xué)報;2006年05期

9 王新安,吉利久;SOC測試中BIST的若干思考[J];微電子學(xué)與計算機;2003年10期

10 須自明;劉戰(zhàn);王國章;于宗光;;用于SOC測試的一種有效的BIST方法[J];電子器件;2007年04期

相關(guān)會議論文 前10條

1 汪瀅;辛?xí)詫?王宏;馬紀虎;;BIST技術(shù)及其在Memory中的應(yīng)用[A];首屆信息獲取與處理學(xué)術(shù)會議論文集[C];2003年

2 杜社會;何怡剛;;基于BIST的動態(tài)可重構(gòu)FPGA的延時故障測試方法[A];第二十屆電工理論學(xué)術(shù)年會論文集[C];2008年

3 談恩民;張勇;;一種新型的可編程存儲器BIST設(shè)計[A];2004全國測控、計量與儀器儀表學(xué)術(shù)年會論文集（下冊）[C];2004年

4 李金鳳;汪瀅;辛?xí)詫?;BIST可測性設(shè)計的低功耗技術(shù)[A];首屆信息獲取與處理學(xué)術(shù)會議論文集[C];2003年

5 陳明靜;向東;;基于掃描森林的BIST策略:一種新的可測試性設(shè)計方法[A];第三屆中國測試學(xué)術(shù)會議論文集[C];2004年

6 黃正峰;梁華國;陳田;詹文法;孫科;;一種容軟錯誤的高可靠BIST結(jié)構(gòu)[A];第五屆中國測試學(xué)術(shù)會議論文集[C];2008年

7 李鑫;梁華國;陳田;王偉;易茂祥;;基于折疊計數(shù)器的低功耗確定BIST方案[A];2011中國儀器儀表與測控技術(shù)大會論文集[C];2011年

8 李吉;徐勇軍;韓銀和;李曉維;;應(yīng)用于邏輯核的BIST關(guān)鍵技術(shù)研究[A];第三屆中國測試學(xué)術(shù)會議論文集[C];2004年

9 王偉征;鄺繼順;尤志強;劉鵬;;一種基于掃描子鏈輪流掃描捕獲的低費用BIST方法[A];第六屆中國測試學(xué)術(shù)會議論文集[C];2010年

10 梁華國;方祥圣;;一種基于折疊計數(shù)器優(yōu)化播種的BIST方案[A];第三屆中國測試學(xué)術(shù)會議論文集[C];2004年

相關(guān)博士學(xué)位論文 前4條

1 談恩民;數(shù)字電路BIST設(shè)計中的優(yōu)化技術(shù)[D];上海交通大學(xué);2007年

2 周彬;低測試成本的確定性內(nèi)建自測試（BIST）的研究[D];哈爾濱工業(yè)大學(xué);2010年

3 李杰;低功耗內(nèi)建自測試（BIST）設(shè)計技術(shù)的研究[D];東南大學(xué);2004年

4 孫秀斌;混合信號電路故障診斷的內(nèi)建自測試（BIST）方法研究[D];電子科技大學(xué);2004年

相關(guān)碩士學(xué)位論文 前10條

1 歐陽雄;一種由被測電路自己施加測試矢量的BIST方法研究[D];湖南大學(xué);2008年

2 周虎;基于功能測試的數(shù)模混合BIST設(shè)計[D];桂林電子科技大學(xué);2008年

3 劉偉;基于偽隨機測試的混合信號BIST研究[D];桂林電子科技大學(xué);2008年

4 李文琦;高性能Memory BIST設(shè)計實例[D];上海交通大學(xué);2007年

5 胡志國;基于折疊計數(shù)器的集成電路低功耗BIST研究[D];合肥工業(yè)大學(xué);2006年

6 方祥圣;系統(tǒng)芯片SOC的邏輯BIST研究[D];合肥工業(yè)大學(xué);2006年

7 劉寶陽;基于BIST的帶時延故障的FPGA測試[D];哈爾濱工程大學(xué);2006年

8 陳小保;星載處理器流水線的BIST設(shè)計與實現(xiàn)[D];國防科學(xué)技術(shù)大學(xué);2007年

9 劉潔;基于嵌入式DLL的BIST設(shè)計[D];西安電子科技大學(xué);2010年

10 張玲;低功耗SoC測試技術(shù)及基于狀態(tài)種子的BIST策略研究[D];湖南大學(xué);2005年

，

本文編號：2244246