發(fā)布時(shí)間：2021-08-07 14:33

  隨著半導(dǎo)體器件特征尺寸的減小,尤其是到納米階段,芯片的物理設(shè)計(jì)面臨時(shí)序收斂、低功耗、可制造性等很多巨大挑戰(zhàn)。時(shí)鐘設(shè)計(jì)與綜合是影響時(shí)序收斂的關(guān)鍵。本文分析了目前集成電路中時(shí)鐘設(shè)計(jì)的背景,并介紹了時(shí)鐘樹(shù)綜合的相關(guān)理論知識(shí)和數(shù)字物理后端設(shè)計(jì)的參考流程。結(jié)合經(jīng)常被使用的幾種時(shí)鐘網(wǎng)絡(luò)的結(jié)構(gòu),研究了一種混合時(shí)鐘設(shè)計(jì)的方法。這種方法是包括了底層的local tree和頂層的top tree兩部分,頂層的top tree通過(guò)H-tree來(lái)驅(qū)動(dòng)mesh網(wǎng)絡(luò),這種方法可以很大程度的平衡時(shí)鐘的偏差,底部local tree的設(shè)計(jì)采用聚類(lèi)的思想,這樣使時(shí)鐘路徑保持相對(duì)接近,這兩種設(shè)計(jì)都可以有效的減小時(shí)鐘偏差,同時(shí)能夠減小OCV對(duì)時(shí)鐘的影響。最后在40nm工藝下,實(shí)現(xiàn)了這種時(shí)鐘結(jié)構(gòu),很大程度的減小了時(shí)鐘偏差和OCV對(duì)整個(gè)電路的影響,論文中介紹了整個(gè)設(shè)計(jì)的思想和算法,并詳細(xì)分析了實(shí)現(xiàn)流程步驟。結(jié)果表明,使用這種時(shí)鐘結(jié)構(gòu),能夠有效的減小時(shí)鐘偏差和OCV對(duì)設(shè)計(jì)的影響,將時(shí)鐘偏差控制在50ps以?xún)?nèi),體現(xiàn)這種時(shí)鐘結(jié)構(gòu)的優(yōu)越性。
【學(xué)位授予單位】：大連理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類(lèi)號(hào)】：TN402

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本文編號(hào)：2381037