用于射頻系統(tǒng)的10 MS/s 10位SARA/D轉(zhuǎn)換器
發(fā)布時間：2020-12-10 21:57
設(shè)計了一種用于射頻系統(tǒng)的低功耗、中速中精度差分輸入逐次逼近型(SAR)A/D轉(zhuǎn)換器。采樣完成后采用下極板對接的邏輯算法,10位SAR A/D轉(zhuǎn)換器只需9位DAC即可滿足其精度要求。DAC陣列采用分段電容結(jié)構(gòu),節(jié)省了芯片面積。比較器采用前置運算放大器加鎖存器的結(jié)構(gòu),達到了同時兼顧速度和精度的要求。該A/D轉(zhuǎn)換器芯片采用GSMC 0.13μm 1P7M CMOS工藝制造,其核心電路尺寸為500μm×360μm,采用1.2V的單電源供電。測試結(jié)果表明,當采樣頻率為10MS/s,輸入信號頻率為2MHz時,該SAR A/D轉(zhuǎn)換器達到8.45位的有效精度,總功耗為2.17mW;當采樣頻率為5MS/s,輸入信號頻率為1MHz時,該SAR A/D轉(zhuǎn)換器達到8.75位的有效精度,總功耗為2.07mW。
【文章來源】：微電子學. 2017年03期 第293-297頁 北大核心
【文章頁數(shù)】：5 頁
【部分圖文】：
圖６比較器單元結(jié)構(gòu)框圖比較器單元的工作過程分為復位和比較兩個階
ｓ軟件設(shè)計綜合，采用Ｃａｄｅｎｃｅ軟件布局布線。３仿真與測試結(jié)果基于ＧＳＭＣ０．１３μｍ１Ｐ７Ｍ標準ＣＭＯＳ工藝，設(shè)計的ＳＡＲＡ／Ｄ轉(zhuǎn)換器版圖如圖７所示。按照模擬電路與數(shù)字電路分開原則，將邏輯電路、開關(guān)、電容ＤＡＣ和比較器按順序依次擺放，以減小數(shù)字部分的干擾。將對環(huán)境敏感的比較器前置運算放大器放在了保護環(huán)內(nèi)，有效地減小了外界干擾。芯片的核心電路尺寸為５００μｍ×３６０μｍ，芯片照片如圖８所示。圖７ＳＡＲＡ／Ｄ轉(zhuǎn)換器版圖圖８ＳＡＲＡ／Ｄ轉(zhuǎn)換器芯片照片使用ＣａｄｅｎｃｅＳｐｅｃｔｒｅ軟件對整個ＳＡＲＡ／Ｄ轉(zhuǎn)換器進行了仿真。輸入一個頻率為１．１０８４ＭＨｚ，幅度為２４９ｍＶ的正弦波信號。輸入一個周期為１６．６６ｎｓ的正弦波，由內(nèi)部電路驅(qū)動為高頻方波信號，作為ＳＡＲＡ／Ｄ轉(zhuǎn)換器的時鐘。ＳＡＲＡ／Ｄ轉(zhuǎn)換器的前仿真結(jié)果如表１所示。仿真條件為：ＶＤＤ為１．２Ｖ，Ｔ為２７℃，ｆｉｎ為１．１０８４ＭＨｚ，ｆｓ為５ＭＳ／ｓ。表１ＳＡＲＡ／Ｄ轉(zhuǎn)換器前仿真結(jié)果參數(shù)數(shù)值ＳＩＮＡＤ／ｄＢ６１．４６ＥＮＯＢ／ｂｉｔ９．８９ＳＦＤＲ／ｄＢ７６．３２ＤＮＬ／ＬＳＢ＋０．２５／－０．２５ＩＮＬ／ＬＳＢ＋０．１４／－０．１５ＰＡＬＬ／ｍＷ２．０７輸入一個頻率為１．１０８４ＭＨｚ，幅度為２４９ｍＶ的正弦波信號，對該Ａ／Ｄ轉(zhuǎn)換器的后仿真輸出采樣１０２４點，使用Ｍａｔｌａｂ軟件進行ＦＦＴ分析，得到的ＦＦＴ結(jié)果
ｅｎｃｅ軟件布局布線。３仿真與測試結(jié)果基于ＧＳＭＣ０．１３μｍ１Ｐ７Ｍ標準ＣＭＯＳ工藝，設(shè)計的ＳＡＲＡ／Ｄ轉(zhuǎn)換器版圖如圖７所示。按照模擬電路與數(shù)字電路分開原則，將邏輯電路、開關(guān)、電容ＤＡＣ和比較器按順序依次擺放，以減小數(shù)字部分的干擾。將對環(huán)境敏感的比較器前置運算放大器放在了保護環(huán)內(nèi)，有效地減小了外界干擾。芯片的核心電路尺寸為５００μｍ×３６０μｍ，芯片照片如圖８所示。圖７ＳＡＲＡ／Ｄ轉(zhuǎn)換器版圖圖８ＳＡＲＡ／Ｄ轉(zhuǎn)換器芯片照片使用ＣａｄｅｎｃｅＳｐｅｃｔｒｅ軟件對整個ＳＡＲＡ／Ｄ轉(zhuǎn)換器進行了仿真。輸入一個頻率為１．１０８４ＭＨｚ，幅度為２４９ｍＶ的正弦波信號。輸入一個周期為１６．６６ｎｓ的正弦波，由內(nèi)部電路驅(qū)動為高頻方波信號，作為ＳＡＲＡ／Ｄ轉(zhuǎn)換器的時鐘。ＳＡＲＡ／Ｄ轉(zhuǎn)換器的前仿真結(jié)果如表１所示。仿真條件為：ＶＤＤ為１．２Ｖ，Ｔ為２７℃，ｆｉｎ為１．１０８４ＭＨｚ，ｆｓ為５ＭＳ／ｓ。表１ＳＡＲＡ／Ｄ轉(zhuǎn)換器前仿真結(jié)果參數(shù)數(shù)值ＳＩＮＡＤ／ｄＢ６１．４６ＥＮＯＢ／ｂｉｔ９．８９ＳＦＤＲ／ｄＢ７６．３２ＤＮＬ／ＬＳＢ＋０．２５／－０．２５ＩＮＬ／ＬＳＢ＋０．１４／－０．１５ＰＡＬＬ／ｍＷ２．０７輸入一個頻率為１．１０８４ＭＨｚ，幅度為２４９ｍＶ的正弦波信號，對該Ａ／Ｄ轉(zhuǎn)換器的后仿真輸出采樣１０２４點，使用Ｍａｔｌａｂ軟件進行ＦＦＴ分析，得到的ＦＦＴ結(jié)果如圖９所示。圖９后仿真結(jié)
【參考文獻】：
期刊論文
[1]一種2.5V1-MS/s 12位逐次逼近A/D轉(zhuǎn)換器[J]. 孫彤,李冬梅. 微電子學. 2007(05)
[2]逐次逼近A/D轉(zhuǎn)換器綜述[J]. 孫彤,李冬梅. 微電子學. 2007(04)
碩士論文
[1]植入式高能效SAR ADC的研究與設(shè)計[D]. 趙達勤.華南理工大學 2013
本文編號：2909342
【文章來源】：微電子學. 2017年03期 第293-297頁 北大核心
【文章頁數(shù)】：5 頁
【部分圖文】：
圖６比較器單元結(jié)構(gòu)框圖比較器單元的工作過程分為復位和比較兩個階
ｓ軟件設(shè)計綜合，采用Ｃａｄｅｎｃｅ軟件布局布線。３仿真與測試結(jié)果基于ＧＳＭＣ０．１３μｍ１Ｐ７Ｍ標準ＣＭＯＳ工藝，設(shè)計的ＳＡＲＡ／Ｄ轉(zhuǎn)換器版圖如圖７所示。按照模擬電路與數(shù)字電路分開原則，將邏輯電路、開關(guān)、電容ＤＡＣ和比較器按順序依次擺放，以減小數(shù)字部分的干擾。將對環(huán)境敏感的比較器前置運算放大器放在了保護環(huán)內(nèi)，有效地減小了外界干擾。芯片的核心電路尺寸為５００μｍ×３６０μｍ，芯片照片如圖８所示。圖７ＳＡＲＡ／Ｄ轉(zhuǎn)換器版圖圖８ＳＡＲＡ／Ｄ轉(zhuǎn)換器芯片照片使用ＣａｄｅｎｃｅＳｐｅｃｔｒｅ軟件對整個ＳＡＲＡ／Ｄ轉(zhuǎn)換器進行了仿真。輸入一個頻率為１．１０８４ＭＨｚ，幅度為２４９ｍＶ的正弦波信號。輸入一個周期為１６．６６ｎｓ的正弦波，由內(nèi)部電路驅(qū)動為高頻方波信號，作為ＳＡＲＡ／Ｄ轉(zhuǎn)換器的時鐘。ＳＡＲＡ／Ｄ轉(zhuǎn)換器的前仿真結(jié)果如表１所示。仿真條件為：ＶＤＤ為１．２Ｖ，Ｔ為２７℃，ｆｉｎ為１．１０８４ＭＨｚ，ｆｓ為５ＭＳ／ｓ。表１ＳＡＲＡ／Ｄ轉(zhuǎn)換器前仿真結(jié)果參數(shù)數(shù)值ＳＩＮＡＤ／ｄＢ６１．４６ＥＮＯＢ／ｂｉｔ９．８９ＳＦＤＲ／ｄＢ７６．３２ＤＮＬ／ＬＳＢ＋０．２５／－０．２５ＩＮＬ／ＬＳＢ＋０．１４／－０．１５ＰＡＬＬ／ｍＷ２．０７輸入一個頻率為１．１０８４ＭＨｚ，幅度為２４９ｍＶ的正弦波信號，對該Ａ／Ｄ轉(zhuǎn)換器的后仿真輸出采樣１０２４點，使用Ｍａｔｌａｂ軟件進行ＦＦＴ分析，得到的ＦＦＴ結(jié)果
ｅｎｃｅ軟件布局布線。３仿真與測試結(jié)果基于ＧＳＭＣ０．１３μｍ１Ｐ７Ｍ標準ＣＭＯＳ工藝，設(shè)計的ＳＡＲＡ／Ｄ轉(zhuǎn)換器版圖如圖７所示。按照模擬電路與數(shù)字電路分開原則，將邏輯電路、開關(guān)、電容ＤＡＣ和比較器按順序依次擺放，以減小數(shù)字部分的干擾。將對環(huán)境敏感的比較器前置運算放大器放在了保護環(huán)內(nèi)，有效地減小了外界干擾。芯片的核心電路尺寸為５００μｍ×３６０μｍ，芯片照片如圖８所示。圖７ＳＡＲＡ／Ｄ轉(zhuǎn)換器版圖圖８ＳＡＲＡ／Ｄ轉(zhuǎn)換器芯片照片使用ＣａｄｅｎｃｅＳｐｅｃｔｒｅ軟件對整個ＳＡＲＡ／Ｄ轉(zhuǎn)換器進行了仿真。輸入一個頻率為１．１０８４ＭＨｚ，幅度為２４９ｍＶ的正弦波信號。輸入一個周期為１６．６６ｎｓ的正弦波，由內(nèi)部電路驅(qū)動為高頻方波信號，作為ＳＡＲＡ／Ｄ轉(zhuǎn)換器的時鐘。ＳＡＲＡ／Ｄ轉(zhuǎn)換器的前仿真結(jié)果如表１所示。仿真條件為：ＶＤＤ為１．２Ｖ，Ｔ為２７℃，ｆｉｎ為１．１０８４ＭＨｚ，ｆｓ為５ＭＳ／ｓ。表１ＳＡＲＡ／Ｄ轉(zhuǎn)換器前仿真結(jié)果參數(shù)數(shù)值ＳＩＮＡＤ／ｄＢ６１．４６ＥＮＯＢ／ｂｉｔ９．８９ＳＦＤＲ／ｄＢ７６．３２ＤＮＬ／ＬＳＢ＋０．２５／－０．２５ＩＮＬ／ＬＳＢ＋０．１４／－０．１５ＰＡＬＬ／ｍＷ２．０７輸入一個頻率為１．１０８４ＭＨｚ，幅度為２４９ｍＶ的正弦波信號，對該Ａ／Ｄ轉(zhuǎn)換器的后仿真輸出采樣１０２４點，使用Ｍａｔｌａｂ軟件進行ＦＦＴ分析，得到的ＦＦＴ結(jié)果如圖９所示。圖９后仿真結(jié)
【參考文獻】：
期刊論文
[1]一種2.5V1-MS/s 12位逐次逼近A/D轉(zhuǎn)換器[J]. 孫彤,李冬梅. 微電子學. 2007(05)
[2]逐次逼近A/D轉(zhuǎn)換器綜述[J]. 孫彤,李冬梅. 微電子學. 2007(04)
碩士論文
[1]植入式高能效SAR ADC的研究與設(shè)計[D]. 趙達勤.華南理工大學 2013
本文編號：2909342
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