先進(jìn)工藝輸入輸出單元庫(kù)開發(fā)與評(píng)估
發(fā)布時(shí)間：2020-12-11 15:28
在當(dāng)今的信息化社會(huì)中,集成電路已成為各行各業(yè)實(shí)現(xiàn)信息化、智能化的基礎(chǔ)。無論是在軍事還是民用上,它已起著不可替代的作用。集成電路總是追隨著摩爾定律,向著面積更小、速度更快、功耗更低的方向發(fā)展。中國(guó)大陸的集成電路制造技術(shù)的水平與國(guó)際先進(jìn)技術(shù)相比相差至少兩代,發(fā)展集成電路制造技術(shù)無疑是發(fā)展我國(guó)芯片事業(yè)的重中之重。單元庫(kù)的設(shè)計(jì)可以縮短集成電路的設(shè)計(jì)周期,因?yàn)閱卧獛?kù)中包含集成電路設(shè)計(jì)所需要的基本單元,是集成電路設(shè)計(jì)中很重要的組成部分,由于目前工藝尺寸的減小,集成電路的集成度越來越高,單元庫(kù)的設(shè)計(jì)已經(jīng)廣泛應(yīng)用到集成電路設(shè)計(jì)的過程中,每一個(gè)芯片都會(huì)使用輸入輸出單元庫(kù)進(jìn)行電路設(shè)計(jì)綜合,只不過每套輸入輸出單元庫(kù)的功能各有差別。在本次論文中,首先明確了電路設(shè)計(jì)的各種標(biāo)準(zhǔn),并且使用國(guó)內(nèi)先進(jìn)FinFET工藝參數(shù)進(jìn)行輸入輸出單元庫(kù)的設(shè)計(jì),其中包括模擬輸入輸出單元、數(shù)字輸入輸出單元、電源單元和電源切斷單元。數(shù)字輸入輸出單元包括輸入電路部分和輸出電路部分,在輸入電路部分,信號(hào)通過施密特觸發(fā)器進(jìn)行降噪處理,保證電路不會(huì)被誤觸發(fā),再通過降壓電路和上下拉電阻等結(jié)構(gòu)將1.8V的外部信號(hào)轉(zhuǎn)換為0.8V的信號(hào)傳入芯片內(nèi)部;在輸...
【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校
【文章頁(yè)數(shù)】：78 頁(yè)
【學(xué)位級(jí)別】：碩士
【部分圖文】：
FinFET器件版圖示意圖
2圖1.2 fin 與 gate 位置關(guān)系側(cè)視圖的提出給半導(dǎo)體制造業(yè)的發(fā)展又打開了一扇窗。在 化的 FinFET，使用在其 22 納米節(jié)點(diǎn)的工藝上。從 I處理器均使用了 FinFET 技術(shù)。由于 FinFET 具有功起，F(xiàn)inFET 已經(jīng)開始向 20 納米節(jié)點(diǎn)和 14 納米節(jié)點(diǎn)T 技術(shù)用于 10nm 制程，2016 年臺(tái)積電也將 FinFE
而且每個(gè)引腳所需要的 I/O 功能也基本不相同，因此在設(shè)計(jì)時(shí)為了將芯片面積利用得當(dāng)經(jīng)常會(huì)在 I/O 環(huán)內(nèi)形成不規(guī)律的版圖設(shè)計(jì)。圖1.3 芯片上 I/O PAD 位置示意圖在本課題先進(jìn)工藝下輸入輸出單元庫(kù)的開發(fā)與評(píng)估的過程中，是應(yīng)用 FinFET 器件的先進(jìn)工藝，涉及到從電路設(shè)計(jì)仿真、ESD 設(shè)計(jì)仿真到版圖設(shè)計(jì)、后仿真、流片及測(cè)試的全部流程，涉及到一套 I/O 庫(kù)的完整設(shè)計(jì)流程[15]，是非常有意義的。1.4 本文主要工作本文主要工作是研究先進(jìn)工藝器件特性和寄生參數(shù)、JEDEC 標(biāo)準(zhǔn)，研究輸入輸出接口電路設(shè)計(jì)、ESD 器件知識(shí)和 ESD 防護(hù)電路設(shè)計(jì)，研究版圖繪制方法和芯片測(cè)試方法。最終從設(shè)計(jì)電路開始到流片和測(cè)試結(jié)束，設(shè)計(jì)一套先進(jìn)工藝下的通用輸入輸出接口（I/O）單元庫(kù)
【參考文獻(xiàn)】：
期刊論文
[1]倪光南 網(wǎng)信領(lǐng)域?qū)⒊霈F(xiàn)各種“國(guó)產(chǎn)化替代”,并且是“先進(jìn)替代落后”![J]. 倪光南,史亞娟. 中外管理. 2018(12)
[2]數(shù)字電路端口驅(qū)動(dòng)能力實(shí)驗(yàn)項(xiàng)目的設(shè)計(jì)[J]. 范秋華. 實(shí)驗(yàn)室研究與探索. 2018(11)
[3]亞閾值數(shù)字標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)[J]. 史興榮,何進(jìn),張九柏,張子驥,賀雅娟. 電子產(chǎn)品世界. 2018(11)
[4]微信號(hào)通過施密特觸發(fā)器生成矩形波方案的探討[J]. 崔建國(guó),寧永香. 山西電子技術(shù). 2018(03)
[5]探析電子信息工程技術(shù)的重要作用——以華為自主研發(fā)麒麟芯片為例[J]. 秦苑. 中國(guó)戰(zhàn)略新興產(chǎn)業(yè). 2018(04)
[6]基于55nm平臺(tái)的DDR存儲(chǔ)器高速I/O電路的設(shè)計(jì)研究[J]. 張亦鋒,劉雯. 集成電路應(yīng)用. 2017(08)
[7]顯示驅(qū)動(dòng)芯片上電控制電路設(shè)計(jì)[J]. 李文嘉,權(quán)磊. 電腦知識(shí)與技術(shù). 2017(16)
[8]IC封裝技術(shù)的發(fā)展[J]. 程曉芳. 電子世界. 2012(12)
[9]ESD保護(hù)結(jié)構(gòu)中的SCR設(shè)計(jì)[J]. 黃昀荃,陳衛(wèi). 電子與封裝. 2011(07)
[10]拉電阻在數(shù)字電路中的應(yīng)用[J]. 王鵬. 河南機(jī)電高等�？茖W(xué)校學(xué)報(bào). 2009(03)
碩士論文
[1]高維持電壓ESD防護(hù)器件設(shè)計(jì)及抗閂鎖研究[D]. 王鑫.江南大學(xué) 2018
[2]基于CMOS工藝的ESD器件及全芯片防護(hù)設(shè)計(jì)[D]. 鄭亦菲.湘潭大學(xué) 2018
[3]集成電路ESD防護(hù)低壓器件的仿真研究[D]. 朱治華.鄭州大學(xué) 2018
[4]高可靠性I/O標(biāo)準(zhǔn)單元庫(kù)及其ESD防護(hù)設(shè)計(jì)[D]. 曹宏濤.國(guó)防科學(xué)技術(shù)大學(xué) 2014
[5]65納米工藝通用輸入/輸出單元庫(kù)設(shè)計(jì)[D]. 董紫劍.西安電子科技大學(xué) 2010
本文編號(hào)：2910777
【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校
【文章頁(yè)數(shù)】：78 頁(yè)
【學(xué)位級(jí)別】：碩士
【部分圖文】：
FinFET器件版圖示意圖
2圖1.2 fin 與 gate 位置關(guān)系側(cè)視圖的提出給半導(dǎo)體制造業(yè)的發(fā)展又打開了一扇窗。在 化的 FinFET，使用在其 22 納米節(jié)點(diǎn)的工藝上。從 I處理器均使用了 FinFET 技術(shù)。由于 FinFET 具有功起，F(xiàn)inFET 已經(jīng)開始向 20 納米節(jié)點(diǎn)和 14 納米節(jié)點(diǎn)T 技術(shù)用于 10nm 制程，2016 年臺(tái)積電也將 FinFE
而且每個(gè)引腳所需要的 I/O 功能也基本不相同，因此在設(shè)計(jì)時(shí)為了將芯片面積利用得當(dāng)經(jīng)常會(huì)在 I/O 環(huán)內(nèi)形成不規(guī)律的版圖設(shè)計(jì)。圖1.3 芯片上 I/O PAD 位置示意圖在本課題先進(jìn)工藝下輸入輸出單元庫(kù)的開發(fā)與評(píng)估的過程中，是應(yīng)用 FinFET 器件的先進(jìn)工藝，涉及到從電路設(shè)計(jì)仿真、ESD 設(shè)計(jì)仿真到版圖設(shè)計(jì)、后仿真、流片及測(cè)試的全部流程，涉及到一套 I/O 庫(kù)的完整設(shè)計(jì)流程[15]，是非常有意義的。1.4 本文主要工作本文主要工作是研究先進(jìn)工藝器件特性和寄生參數(shù)、JEDEC 標(biāo)準(zhǔn)，研究輸入輸出接口電路設(shè)計(jì)、ESD 器件知識(shí)和 ESD 防護(hù)電路設(shè)計(jì)，研究版圖繪制方法和芯片測(cè)試方法。最終從設(shè)計(jì)電路開始到流片和測(cè)試結(jié)束，設(shè)計(jì)一套先進(jìn)工藝下的通用輸入輸出接口（I/O）單元庫(kù)
【參考文獻(xiàn)】：
期刊論文
[1]倪光南 網(wǎng)信領(lǐng)域?qū)⒊霈F(xiàn)各種“國(guó)產(chǎn)化替代”,并且是“先進(jìn)替代落后”![J]. 倪光南,史亞娟. 中外管理. 2018(12)
[2]數(shù)字電路端口驅(qū)動(dòng)能力實(shí)驗(yàn)項(xiàng)目的設(shè)計(jì)[J]. 范秋華. 實(shí)驗(yàn)室研究與探索. 2018(11)
[3]亞閾值數(shù)字標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)[J]. 史興榮,何進(jìn),張九柏,張子驥,賀雅娟. 電子產(chǎn)品世界. 2018(11)
[4]微信號(hào)通過施密特觸發(fā)器生成矩形波方案的探討[J]. 崔建國(guó),寧永香. 山西電子技術(shù). 2018(03)
[5]探析電子信息工程技術(shù)的重要作用——以華為自主研發(fā)麒麟芯片為例[J]. 秦苑. 中國(guó)戰(zhàn)略新興產(chǎn)業(yè). 2018(04)
[6]基于55nm平臺(tái)的DDR存儲(chǔ)器高速I/O電路的設(shè)計(jì)研究[J]. 張亦鋒,劉雯. 集成電路應(yīng)用. 2017(08)
[7]顯示驅(qū)動(dòng)芯片上電控制電路設(shè)計(jì)[J]. 李文嘉,權(quán)磊. 電腦知識(shí)與技術(shù). 2017(16)
[8]IC封裝技術(shù)的發(fā)展[J]. 程曉芳. 電子世界. 2012(12)
[9]ESD保護(hù)結(jié)構(gòu)中的SCR設(shè)計(jì)[J]. 黃昀荃,陳衛(wèi). 電子與封裝. 2011(07)
[10]拉電阻在數(shù)字電路中的應(yīng)用[J]. 王鵬. 河南機(jī)電高等�？茖W(xué)校學(xué)報(bào). 2009(03)
碩士論文
[1]高維持電壓ESD防護(hù)器件設(shè)計(jì)及抗閂鎖研究[D]. 王鑫.江南大學(xué) 2018
[2]基于CMOS工藝的ESD器件及全芯片防護(hù)設(shè)計(jì)[D]. 鄭亦菲.湘潭大學(xué) 2018
[3]集成電路ESD防護(hù)低壓器件的仿真研究[D]. 朱治華.鄭州大學(xué) 2018
[4]高可靠性I/O標(biāo)準(zhǔn)單元庫(kù)及其ESD防護(hù)設(shè)計(jì)[D]. 曹宏濤.國(guó)防科學(xué)技術(shù)大學(xué) 2014
[5]65納米工藝通用輸入/輸出單元庫(kù)設(shè)計(jì)[D]. 董紫劍.西安電子科技大學(xué) 2010
本文編號(hào)：2910777
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